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NMPSM3軟處理器

  • NMPSM3概述在UCSC擴展學院上了第一門FPGA課后，我對這些設(shè)備為普通人提供的功能感到驚訝，我決定更深入地研究它們。我最終意識到我有足夠的邏輯設(shè)計知識，可以構(gòu)建自己的簡單處理器。在了解了KCPSM（nanoblaze）之后，我開始構(gòu)建自己的處理器，并將其稱為NMPSM（Nick Mikstas可編程狀態(tài)機）。我花了三遍迭代才能制作出功能全面的處理器，因此命名為NMPSM3。即使NMPSM3受到nanoblaze IO方案的啟發(fā)，其內(nèi)部結(jié)構(gòu)也完全不同。NMPSM3是具有四個獨立中斷和一個復位的16位處
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用FPGA實現(xiàn)各種數(shù)字濾波器

  • FPGA濾波器實施概述本篇部分內(nèi)容來自網(wǎng)站FPGA濾波器實現(xiàn)的一些項目，源于一位在校學生的學習和設(shè)計- 了解并在FPGA上實現(xiàn)幾種類型的數(shù)字濾波器器，設(shè)計的所有濾波器均為15階濾波器，并使用16位定點數(shù)學運算，該學生有一篇PPT可供參考：FPGA濾波器實現(xiàn)研究項目期間創(chuàng)建的Verilog源文件如下。FIR濾波器FIR濾波器是四個濾波器中最簡單、最快的，它利用了預加器的對稱性，而且使用加法器樹來最小化組合路徑延遲。FIR_Filter.v`define FILT_LENGTH 16&nb
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AMD面向ADAS和數(shù)字座艙推出尺寸小成本優(yōu)化的車規(guī)級FPGA

  • 在汽車傳感器和數(shù)字座艙中，尺寸更小的芯片器件正越來越盛行。根據(jù)咨詢機構(gòu) Yole Intelligence 的數(shù)據(jù)，高級駕駛輔助系統(tǒng)（ ADAS ）攝像頭市場規(guī)模在 2023 年估計為 20 億美元，預計到 2029 年將達到 27 億美元。 為了滿足這些市場需求，AMD 推出了 AMD 汽車車規(guī)級（ XA ）系列的最新成員：Artix? UltraScale+? XA AU7P。這款成本優(yōu)化的 FPGA 符合車規(guī)標準，并針對 ADAS 傳感器應用和車載信息娛樂系統(tǒng)（ IVI ）進行了優(yōu)化。 新款 Art
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FPGA讓嵌入式設(shè)備安全成為現(xiàn)實

  • 談及嵌入式設(shè)備，安全性一直是人們關(guān)注的一大話題。然而目前為止，人們的注意力都放在了錯誤的方向上。不安全的網(wǎng)絡(luò)邊緣計算和物聯(lián)網(wǎng)設(shè)備已經(jīng)證明，最薄弱（且經(jīng)常被忽視）的環(huán)節(jié)往往導致重大的安全漏洞。慶幸的是，設(shè)計師現(xiàn)在可以采用一些重要的新方案確保將硬件可信根、集成加密、固件彈性等關(guān)鍵功能融入到各種互連設(shè)備的設(shè)計中。秘訣是什么？FPGA。具體而言，全新低功耗FPGA解決方案，如萊迪思MachXO5D-NX?系列芯片，搭配萊迪思Propel?和萊迪思Sentry?軟件解決方案，可以幫助設(shè)備和系統(tǒng)設(shè)計人員以經(jīng)濟高效、低
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將ASIC IP核移植到FPGA上——如何確保性能與時序以完成充滿挑戰(zhàn)的任務！

  • 本系列文章從數(shù)字芯片設(shè)計項目技術(shù)總監(jiān)的角度出發(fā)，介紹了如何將芯片的產(chǎn)品定義與設(shè)計和驗證規(guī)劃進行結(jié)合，詳細講述了在FPGA上使用IP核來開發(fā)ASIC原型項目時，必須認真考慮的一些問題。文章從介紹使用預先定制功能即IP核的必要性開始，通過闡述開發(fā)ASIC原型設(shè)計時需要考慮到的IP核相關(guān)因素，用八個重要主題詳細分享了利用ASIC IP來在FPGA上開發(fā)原型驗證系統(tǒng)設(shè)計時需要考量的因素。在上篇文章中，我們分享了第二到第四主題，介紹了使用FPGA進行原型設(shè)計時需要立即想到哪些基本概念、在將專為ASIC技術(shù)而設(shè)計的I
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嵌入式FPGA（eFPGA）為SoC帶來了新的靈活性

  • 引言隨著嵌入式系統(tǒng)的不斷發(fā)展，設(shè)計師面臨著越來越多的挑戰(zhàn)。功能性和連接性增加了集成的復雜性，尤其是在設(shè)計系統(tǒng)級芯片（SoC）時，通常很難提供最佳的邏輯架構(gòu)來管理系統(tǒng)。本文將探討嵌入式FPGA（eFPGA）的結(jié)構(gòu)，并探討如何在保持最大靈活性的同時，實現(xiàn)硅資源的最佳優(yōu)化。高級SoC設(shè)計取代板級系統(tǒng)我們正進入一個將許多傳統(tǒng)PCB上的IC合并到單一單片IC或芯片組作為SoC的時代。如果IC設(shè)計團隊未能加入正確的功能，或者在設(shè)計部分發(fā)現(xiàn)了漏洞，他們可能會錯失市場機會或時間節(jié)點。傳統(tǒng)上，F(xiàn)PGA常用于原型設(shè)計、在PC
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新思科技推出業(yè)內(nèi)首款獲得ISO/SAE 21434網(wǎng)絡(luò)安全合規(guī)認證的IP產(chǎn)品，加速汽車安全領(lǐng)域發(fā)展

  • 摘要：●? ?新思科技ARC HS4xFS處理器IP和新思科技IP開發(fā)流程均通過獨立審計機構(gòu)SGS-T?V Saar的ISO/SAE 21434認證?！? ?獲得ISO/SAE 21434認證可應對不斷變化的網(wǎng)絡(luò)安全威脅，有助于在整個生命周期內(nèi)為汽車系統(tǒng)提供長期的安全性與可靠性?！? ?經(jīng)過安全風險分析（SRA）認證的新思科技ARC HS4xFS處理器IP助力開發(fā)者能夠以安全的方式將IP集成到系統(tǒng)中，從而滿足ISO/SAE 21434要求?！?n
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萊迪思Avant-X：捍衛(wèi)數(shù)字前沿

  • 現(xiàn)場可編程門陣列（FPGA）在當今的眾多技術(shù)中發(fā)揮著重要作用。從航空航天和國防到消費電子產(chǎn)品，再到關(guān)鍵基礎(chǔ)設(shè)施和汽車行業(yè)，F(xiàn)PGA在我們生活中不斷普及。與此同時對FPGA器件的威脅也在不斷增長。想要開發(fā)在FPGA上運行（固件）的IP需要花費大量資源，受這些FPGA保護的技術(shù)也是如此。這使得FPGA成為IP盜竊或破壞的潛在目標。防止IP盜竊、客戶數(shù)據(jù)泄露和系統(tǒng)整體完整性所需的安全功能已經(jīng)不可或缺。它們是許多FPGA應用的基礎(chǔ)，在某些地區(qū)有相應法律要求（例如，歐盟的GDPR、美國的HIPAA、英國的2018年
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【實戰(zhàn)】一個Buck電路設(shè)計的完整過程

  • 設(shè)計需求：硬十開發(fā)的一塊基于安路EG4X20BG256的FPGA板卡。該系統(tǒng)應用于一個USB傳輸，可以進行多通道ADC數(shù)據(jù)采集的項目。整體框圖如下：實物如下：1、Buck控制器選型電源框圖制作過程，可以參考前期文檔：硬件總體設(shè)計之 “專題分析”我們可以看到在電源樹中，分別需要實現(xiàn)：5V→3.3V@2A5V→1.2V@2A5V→2.5V@2A此處我們選型的Buck電源控制器（集成Mosfet）是杰華特的JW5359從Datasheet我們可以看到：1、輸入電壓范圍滿足要求4.5V~18V2、輸出電流可以達到
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將ASIC IP核移植到FPGA上——更新概念并推動改變以完成充滿挑戰(zhàn)的任務!

  • 本系列文章從數(shù)字芯片設(shè)計項目技術(shù)總監(jiān)的角度出發(fā)，介紹了如何將芯片的產(chǎn)品定義與設(shè)計和驗證規(guī)劃進行結(jié)合，詳細講述了在FPGA上使用IP核來開發(fā)ASIC原型項目時，必須認真考慮的一些問題。文章從介紹使用預先定制功能即IP核的必要性開始，通過闡述開發(fā)ASIC原型設(shè)計時需要考慮到的IP核相關(guān)因素，用八個重要主題詳細分享了利用ASIC所用IP來在FPGA上開發(fā)原型驗證系統(tǒng)設(shè)計時需要考量的因素。在上篇文章中，我們介紹了將ASIC IP移植到FPGA原型平臺上的必要性，并對原型設(shè)計中各種考量因素進行了總體概述，分析開發(fā)A
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國產(chǎn)FPGA，走到哪一步了？

  • 隨著人工智能（AI）技術(shù)的飛速發(fā)展，其應用邊界不斷拓寬，從簡單的圖像識別到復雜的自然語言處理，再到自動駕駛、智能制造等前沿領(lǐng)域，AI 正以前所未有的速度改變著我們的世界。在這場 AI 革命中，深度學習作為其核心驅(qū)動力，不斷推動著算法與模型的革新，同時也對計算資源提出了更為嚴苛的要求。誕生于 1985 年的 FPGA 雖然問世時間不長，但已經(jīng)憑借「可編程」的獨特優(yōu)勢，在百花齊放的芯片浪潮中奪得一席之地，成為 GPU 芯片的又一勁敵。FPGA 的特點FPGA 芯片是基于可編程器件（PAL、GAL、CPLD）發(fā)
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將ASIC IP核移植到FPGA上——明了需求和詳細規(guī)劃以完成充滿挑戰(zhàn)的任務

  • 本文從數(shù)字芯片設(shè)計項目技術(shù)總監(jiān)的角度出發(fā)，介紹了如何將芯片的產(chǎn)品定義與設(shè)計和驗證規(guī)劃進行結(jié)合，詳細講述了在FPGA上使用IP核來開發(fā)ASIC原型項目時，必須認真考慮的一些問題。文章從介紹使用預先定制功能即IP核的必要性開始，通過闡述開發(fā)ASIC原型設(shè)計時需要考慮到的IP核相關(guān)因素，用八個重要主題詳細分享了利用ASIC所用IP來在FPGA上開發(fā)原型驗證系統(tǒng)設(shè)計時需要考量的因素。本篇文章是SmartDV數(shù)字芯片設(shè)計經(jīng)驗分享系列文章的第一篇，作為全球領(lǐng)先的驗證解決方案和設(shè)計IP提供商，SmartDV的產(chǎn)品研發(fā)及
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萊迪思全新推出邏輯優(yōu)化的通用FPGA拓展其小型FPGA產(chǎn)品組合

  • 萊迪思半導體，低功耗可編程器件的領(lǐng)先供應商，今日宣布為其領(lǐng)先的小尺寸FPGA產(chǎn)品中再添一款邏輯優(yōu)化的全新萊迪思Certus-NX? FPGA器件。新產(chǎn)品包括兩款新器件，即Certus-NX-28?和Certus-NX-09?，擁有多種封裝選項，可提供行業(yè)領(lǐng)先的低功耗、小尺寸和可靠性以及靈活的遷移選項。這些器件旨在加速廣泛的通信、計算、工業(yè)和汽車應用。萊迪思半導體產(chǎn)品營銷副總裁Dan Mansur表示：“萊迪思致力于在小型、低功耗FPGA領(lǐng)域持續(xù)創(chuàng)新，為我們的客戶提供優(yōu)化的解決方案，滿足空間受限的應用需求，
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利用強大的軟件設(shè)計工具為FPGA開發(fā)者賦能

  • 許多嵌入式系統(tǒng)的開發(fā)者都對使用基于FPGA的SoC系統(tǒng)感興趣，但是基于傳統(tǒng)HDL硬件描述語言的FPGA開發(fā)工具和復雜流程往往會令他們望而卻步。為了解決這一問題，萊迪思的Propel工具套件提供了基于圖形化設(shè)計方法的設(shè)計環(huán)境，用于創(chuàng)建，分析，編譯和調(diào)試基于FPGA的嵌入式系統(tǒng)，從而完成系統(tǒng)軟硬件設(shè)計。萊迪思的Propel工具套件由兩部分組成：Propel Builder提供圖形化的SoC系統(tǒng)和硬件設(shè)計，通過拖放方式，選擇處理器和相關(guān)的外設(shè)與IP，通過圖形化的方式進行配置和連接，從而完成系統(tǒng)層面的硬件設(shè)計；
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燦芯半導體發(fā)布通用高性能小數(shù)分頻鎖相環(huán)IP及相關(guān)解決方案

  • 一站式定制芯片及IP供應商——燦芯半導體（上海）股份有限公司近日宣布成功研發(fā)出一款通用高性能小數(shù)分頻鎖相環(huán)（fractional-N PLL） IP，支持24bits高精度小數(shù)分頻，最高輸出頻率4.5Ghz，另外還支持擴頻時鐘（SSC）功能，可以為客戶提供多功能的小數(shù)分頻 PLL解決方案。PLL電路一般用于產(chǎn)生輸出頻率，輸出頻率值與PLL的參考輸入頻率呈倍數(shù)關(guān)系。小數(shù)分頻PLL通過頻率乘法比例的小數(shù)值，實現(xiàn)更精確的輸出頻率控制，從而提供更高精度和準確度的輸出頻率。SSC發(fā)生器是在一定頻率范圍內(nèi)調(diào)制時鐘信號
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fpga ip介紹

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